比利時半導體研發(fā)機構imec上月發(fā)布了一份研發(fā)路線圖，詳細闡述了2020年代至2040年代半導體制造技術的發(fā)展方向，并重點介紹了多項關鍵技術。

首先需要說明的是，水平小型化在2010年代后期已接近極限。SRAM單元面積每兩年縮小一半（加工尺寸每兩年縮小0.7倍）的趨勢一直持續(xù)到2010年左右，之后放緩至每四年縮小一半，大致從2012年延續(xù)到2018年。

此外，盡管2020年以來技術節(jié)點不斷進步，但SRAM單元面積基本保持穩(wěn)定。標準6晶體管單元的最小面積仍在0.025平方微米至0.023平方微米之間。

1998年至2025年SRAM單元面積縮減趨勢

即便水平小型化已近極限，對半導體集成電路更高密度和性能的追求仍在繼續(xù)。人工智能/高性能計算領域對高密度和高性能的需求依然旺盛。

因此，行業(yè)正通過“3D縮放”（兼顧水平與垂直方向）、在晶體管和布線中引入“新材料”以及“2.5/3D互連”技術等基礎手段，推動半導體器件的密度提升與性能增強。同時，內存訪問瓶頸、穩(wěn)定供電難度加大、功耗急劇上升以及散熱技術亟待升級等挑戰(zhàn)，制約著人工智能/高性能計算系統(tǒng)性能的提升，不同技術的協同優(yōu)化變得愈發(fā)重要。

提升系統(tǒng)性能及新型元素技術協同優(yōu)化的挑戰(zhàn)。左圖展示新型元素技術，上圖展示提升系統(tǒng)性能的挑戰(zhàn)

值得關注的是，本次路線圖首次披露了2A（0.2nm）及sub-2A以下的芯片路線圖。

未來20年，邏輯技術節(jié)點持續(xù)改進

imec認為，半導體邏輯器件的技術節(jié)點不僅會在2020年代持續(xù)發(fā)展，還將延續(xù)至2040年代。其報告展示的半導體邏輯器件技術節(jié)點跨越28年，從2018年量產的“N7（7納米）節(jié)點”到2046年的“亞A2（小于2埃）節(jié)點”。以2026年為起點，技術節(jié)點的改進還將持續(xù)20年。埃（?）是長度單位，為納米的十分之一。

從場效應晶體管（FET）技術來看，2018年的N7節(jié)點、2020年的N5（5nm）節(jié)點以及2023年的N3（3nm）節(jié)點均采用FinFET技術。從2025年的N2節(jié)點開始，納米片FET（又稱GAA全柵場效應晶體管）被采用。imec預測，納米片FET將進一步優(yōu)化，應用于2028年的A14（1.4nm或14埃）節(jié)點和2031年的A10（1.0nm或10埃）節(jié)點。

隨后，2034年工藝節(jié)點發(fā)展到A7（0.7納米或7埃）時，場效應晶體管技術將被互補型場效應晶體管（CFET）取代。CFET是將p溝道納米片FET和n溝道納米片FET垂直堆疊的晶體管，理論上CMOS邏輯電路的晶體管密度預計可達納米片FET的1.6至1.8倍。改進后的CFET將繼續(xù)應用于2037年的A5（0.5納米或5埃）工藝節(jié)點和2040年的A3（0.3納米或3埃）工藝節(jié)點。

據預測，從2043年的“A2（0.2納米或2埃）節(jié)點”開始，將采用“二維場效應晶體管（2D FET）”，其中CFET的納米片狀溝道材料將被“二維材料”替代。2D FET也將應用于2046年的“A2以下節(jié)點”。

2018年至2046年半導體邏輯技術路線圖。該路線圖涵蓋場效應晶體管技術和晶圓背面元件技術

2025-2037年布線技術路線圖

在半導體晶圓上制造大規(guī)模邏輯電路的過程大致分為前端工藝（FEOL）和后端工藝（BEOL）。前端工藝負責制造晶體管，后端工藝則負責制造多層布線。通常，連接晶體管的布線（多層布線）在晶體管制造完成后形成，因此工藝順序為先前端工藝，再后端工藝。

前文提到的路線圖主要列出了前端工藝開發(fā)的晶體管技術及其對應的工藝節(jié)點。imec在報告中也展示了后端工藝路線圖，其時間范圍比前端工藝路線圖窄，從2025年的2nm節(jié)點（N2節(jié)點）延伸至2037年的A5/A3節(jié)點。

2025年N2節(jié)點的布線技術最小間距為24nm至26nm，采用銅（Cu）作為布線金屬，運用雙鑲嵌和單鑲嵌工藝。下一代節(jié)點即2028年的A14節(jié)點，最小間距將縮小至20nm至22nm，這主要通過對N2節(jié)點的改進實現。

到2031年的A10節(jié)點，最小布線間距將進一步縮小至18nm至20nm。釕（Ru）是布線金屬的熱門候選材料，空氣間隙是相鄰布線間絕緣的熱門選擇。采用釕布線時，布線成型技術將轉變?yōu)闇p材制造法，過孔（連接各層的孔）的加工將采用自對準技術。

2034年的A7節(jié)點旨在將最小間距縮小至16nm-18nm，這將通過改進釕金屬、空氣間隙和自對準通孔技術實現。2037年的A5節(jié)點旨在進一步將最小布線間距縮小至12nm-16nm，實現該目標的技術仍在研發(fā)中。

2025-2032年電源技術路線圖

imec還概述了對高性能計算（HPC）先進封裝電路板電源技術的未來展望。目前的電源技術是在印刷電路板表面安裝多個集成電壓調節(jié)器（IVR）模塊，將電源電壓從48V直流降至12V直流，再進一步降至0.8V直流。

目前高性能計算（HPC）的電源技術，多個集成恒壓電路模塊安裝在電路板表面

2026年至2027年間，將出現一種新型電源技術，可將多個集成電壓調節(jié)器（IVR）系統(tǒng)集成到電路板內部。這將縮小電路板面積，縮短IVR與半導體芯片（3D IC和HBM）之間的距離。電源電路電阻和電容的降低有望提高電源效率并抑制噪聲。

下一代高性能計算電源技術預計將于2026-2027年問世，IVR系統(tǒng)已集成在電路板中

未來，集成電壓調節(jié)器（IVR）將被嵌入封裝基板、中間基板（中介層）以及半導體芯片的背面（3D IC）。預計采用此類下一代電源技術的高性能計算模塊將在2028年至2032年間實現。此外，為提高效率并降低噪聲，可能會采用基于硅（Si）上氮化鎵（GaN）技術的功率器件單片集成技術，以及采用金屬、高介電常數絕緣膜和金屬的2.5D高容量MIM電容器技術。

下一代高性能計算電源架構預計將于2028年至2032年間出現（上圖）以及新的基礎技術

背面供電網絡（BS-PDN）散熱量減少

2028年至2032年間，備受關注的電源技術是用于硅芯片的“背面供電網絡（BS-PDN）”技術。傳統(tǒng)上，信號線和電源線（包括接地線）都布置在晶圓正面，為與BS-PDN區(qū)分，這種布置方式被稱為“正面供電網絡（FS-PDN）”。

在傳統(tǒng)FS-PDN技術中，信號線和電源線混雜在表面。電源線的最大電流遠高于信號線，信號線可通過水平微型化變細，但電源線因電流密度增加會導致電遷移影響壽命，不能做得過細，這限制了信號線的布局。

傳統(tǒng)供電網絡（FS-PDN，左）和下一代供電網絡（BS-PDN，右）的布線結構

因此，BS-PDN將電源網絡移至背面，正面僅包含信號布線層，簡化了布局并提高了信號布線密度。

BS-PDN的缺點是散熱性能顯著下降。在FS-PDN中，背面的電路板起到散熱通道作用；而在BS-PDN中，除電源線外背面厚度可忽略，移除電源線后散熱通道消失，導致散熱能力下降。

對比CPU核心陣列的最高工作溫度，FS-PDN保持在90.7°C，BS-PDN則升至104.3°C，溫度升高了近14°C。

CPU核心陣列最高工作溫度對比。左圖為傳統(tǒng)供電網絡（FS-PDN），右圖為后置供電網絡（BS-PDN）

提高背面供電網絡（BS-PDN）的散熱性能

為此，行業(yè)嘗試提升散熱性能：將連接前后表面的介電材料更換為高導熱材料，導熱界面材料（TIM）也更換為高導熱材料，同時減小TIM的厚度。通過這些措施，最高溫度降至97.1°C。

背部供電網絡（BS-PDN）的結構。在采取散熱措施之前（最高溫度104.3°C）

具體而言，將結處的介電材料從傳統(tǒng)二氧化硅更換為氮化鋁，導熱系數提高了40倍；導熱界面材料的導熱系數提高了1.33倍，厚度減少到原厚度的60%。

背部供電網絡（BS-PDN）結構，實施散熱措施后的狀態(tài)（最高溫度97.1°C）

此外，背部供電網絡的金屬化程度從傳統(tǒng)的50%提高到70%，并增加了一層厚度為3μm的銅接地層，最高溫度因此降低至90.2°C。通過這些措施，最終溫度低于FS-PDN的最高溫度90.7°C。

這一結果歸功于對背部供電網絡本身的改進（最高溫度90.2°C）

背部供電網絡散熱措施效果總結：措施實施前溫度為104.3°C，實施后溫度降至90.2°C，降幅約為14°C

當然，這些散熱措施會導致成本增加，批量生產中找到平衡點至關重要。

本文來自微信公眾號“半導體行業(yè)觀察”（ID：icbank），作者：imec，36氪經授權發(fā)布。

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